ارائه معماری تلفیقی لایه های 3 و 4 شبکه بر روی هسته کنترل کننده اترنت و پیادهسازی آن بر روی FPGA

نوع مقاله : مقاله پژوهشی

نویسندگان

1 دانشگاه خواجه نصیر

2 عیئت علمی دانشکده برق و کامپیوتر دانشگاه خواجه نصیر

3 هیئت علمی دانشگاه جامع امام حسین دانشکده فاوا

چکیده

در خیلی از کاربردها از جمله اینترنت اشیاء و همچنین بخشهای مختلف شبکههای فرماندهی و کنترل ضرورت دارد که اطلاعات در بستر شبکه منتقل گردد. در کاربردهایی که FPGA نقش پردازنده دارد، به دلیل محدودیتهای هزینه و حجم لازم است تا لایههای شبکه نیز بر روی FPGA پیاده شوند. همچنین چون تمامی لایهها درون FPGA پیاده میشوند امکان رمزگذاری و ... در لایههای مختلف شبکه وجود خواهد داشت. هدف از این مقاله طراحی یک گره در شبکه بر اساس استاندارد IEEE802.3 است به صورتی که قابلیت پیادهسازی بر روی FPGA داشته باشد. در این طراحی، معماری تلفیقی از سه لایه پیوند داده، شبکه و انتقال مدنظر است. به منظور افزایش سرعت و کاهش حجم مورد استفاده از LUT ، طراحی به صورت خط لوله انجام گرفته است. پروتکلهای انتخابی در طراحی انجام شده، پروتکل IEEE802.3 برای لایه پیوند داده، پروتکل IPv4 برای لایه شبکه و پروتکل UDP برای لایه انتقال میباشد. معماری مذکور بر روی روی تراشه XC6slx9-2 پیادهسازی گردید. طبق نتایج به عمل آمده در عمل و سنتز نرمافزار حدود 25 درصد از حجم سلولهای منطقی FPGA مصرف شده و سرعت کلاک برنامه 140 مگاهرتز به دست آمده است. نرخ ارسال و دریافت سیستم در حالت پایدار برای اترنت 100 ، حدود 80 مگابیت بر ثانیه و برای اترنت 10 برابر 10 مگابیت بر ثانیه به دست آمده است.

کلیدواژه‌ها

موضوعات

عنوان مقاله [English]

Designing layers 3 and 4 of Network on ethernet 10\100 controller core and implementation on FPGA

نویسندگان [English]

  • amin naderi 1
  • Yousef Darmani 2
  • ali naseri 3
چکیده [English]

In many applications such as IOT and different parts of the command and controll networks it is essential that information is transferred via network. In applications where the FPGAs are used as processors, due to cost and size limitiation, network layers need to be implemented on FPGA. Also with implementing all layers on FPGA it is possible to encrypt each layer individually. The purpose of this paper presents designing a node in the network based on IEEE802.3 standards so that it can be implemented on FPGA. In this design architecture combination of the data link, network and transport layer is considered. In order to increase speed and reducehe number of used LUTs, the design is based on pipleline. The chosen protocol
of the design are IEEE802.3 for the data link layer, IPv4 for network layer and UDP for transport layer. The architecture mentioned above was implemented on xc6slx9-2 chip. Accourding to the results obtained in practice and software synthesise, about 25 percent of the FPGA's logic cells are consumped and 140 Mhz clock speed for the program is obtained.

کلیدواژه‌ها [English]

  • Ethernet
  • Network
  • UDP/IP
  • data link layer
  • FPGA

فایل ها

سابقه مقاله

  • تاریخ دریافت: 28 آذر 1396
  • تاریخ بازنگری: 17 دی 1397
  • تاریخ پذیرش: 21 دی 1397
  • تاریخ اولین انتشار: 21 دی 1397

اشتراک گذاری

ارجاع به این مقاله

آمار